这个接口你知道吗?

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一、MII接口


1.MII接口分析

 

         MII接口提供了MAC和PHY之间,PHY与STA(Station
Management)之间的互联技术,该接口支持10Mb/s与100Mb/s的速率,数据位宽4bit。

 MII (Media Independent
Interface(介质无关接口);或称为媒体独立接口,它是IEEE-802.3定义的以太网行业标准。它包括一个数据接口,以及一个MAC和PHY之间的管理接口。数据接口包括分别用于发送器和接收器的两条独立信道。每条信道都有自己的数据、时钟和控制信号。MII数据接口总共需要16个信号。管理接口是个双信号接口:一个是时钟信号,另一个是数据信号。通过管理接口,上层能监视和控制PHY。MII
(Management interface)只有两条信号线。 
    MII标准接口用于连快Fast Ethernet
MAC-block与PHY。”介质无关”表明在不对MAC硬件重新设计或替换的情况下,任何类型的PHY设备都可以正常工作。在其他速率下工作的与
MII等效的接口有:AUI(10M 以太网)、GMII(Gigabit
以太网)和XAUI(10-Gigabit 以太网)。 

       
 提到MII,就有可能涉及到RS,PLS,STA等名词,下面讲一下他们之间的关系。

TXD(Transmit
Data)[3:0]:数据发送信号,共4根信号线;
RXD(Receive
Data)[3:0]:数据接收信号,共4根信号线;
TX_ER(Transmit Error): 
发送数据错误提示信号,同步于TX_CLK,高电平有效,表示TX_ER有效期内传输的数据无效。对于10Mbps速率下,TX_ER不起作用;
RX_ER(Receive Error): 
接收数据错误提示信号,同步于RX_CLK,高电平有效,表示RX_ER有效期内传输的数据无效。对于10Mbps速率下,RX_ER不起作用;
TX_EN(Transmit Enable):
发送使能信号,只有在TX_EN有效期内传的数据才有效;
RX_DV(Reveive Data Valid):
接收数据有效信号,作用类型于发送通道的TX_EN;
TX_CLK:发送参考时钟,100Mbps速率下,时钟频率为25MHz,10Mbps速率下,时钟频率为2.5MHz。注意,TX_CLK时钟的方向是从PHY侧指向MAC侧的,因此此时钟是由PHY提供的。
RX_CLK:接收数据参考时钟,100Mbps速率下,时钟频率为25MHz,10Mbps速率下,时钟频率为2.5MHz。RX_CLK也是由PHY侧提供的。
CRS:Carrier
Sense,载波侦测信号,不需要同步于参考时钟,只要有数据传输,CRS就有效,另外,CRS只有PHY在半双工模式下有效;
COL:Collision
Detectd,冲突检测信号,不需要同步于参考时钟,只有PHY在半双工模式下有效。 
MII接口一共有16根线。

         所谓RS即Reconciliation
sublayer,他的主要功能是提供一种MII和MAC/PLS之间的信号映射机制。他们(RS与MII)之间的关系如下:

以太网协议分7层,PHY通常称为物理层,也就是第一层,MAC层属于第二层,是数据链路层的一个子层。第三层为网络层,也叫IP层,第四层为传输层,主要协议是TCP/UDP协议。

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以太网物理层接口主要是水晶头和RJ45,为了保证信号传输质量,网线(双绞线)上的信号都被调制成成对的差分信号传输。所以,物理层芯片的一个主要作用就是将双绞线上的差分信号(串行比特流)进行解码,转换成并行数据,或者将上层发下来的并行数据转换成串行的差分对输出到网线上。对于百兆以太网,并行数据是4位的,所以PHY和上层的并行接口是4位的,MII数据接口是半字节(nibble)的。在以太网传输的过程中,这里指PHY的串行传输,一个字节的最不重要位最先传输,即低位最先传输。

                                                                       
                     图一RS与MII的关系

以太网传输数据时先传输高字节,传输字节时先传输低位。比特流进入物理芯片后,在100M是通过MII口输出低半字节在前,高半字节在后。所以在从物理层接收到数据后要注意高半字节和低半字节的顺序。

         
MII接口的管理接口可同时控制多个PHY,802.3协议最多支持32个PHY,但有一定的限制:要符合协议要求的接口特性。所谓管理接口,就是MDC和MDIO信号。


         
前面讲过RS和PLS的关系,以及MII接口连接的对象,他们通过MII接口进行连接的示意图如下。有图可知,MII的管理接口是与STA连接的。

 

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                            图二PLS与MII的连接

作者:卿萃科技ALIFPGA  

       
 下面将详细介绍MII接口的信号定义,时序特性等。由于MII有MAC和PHY模式,因此,将会根据这两种模式进行分析。

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2.MII接口信号定义


         
MII接口可以分为MAC模式和PHY模式,一般来说MAC和PHY对接,但是MAC和AMC也是可以对接的。

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以前10M的MAC层芯片和物理芯片之间的数据传输是通过一根数据线进行的,其时钟是10M,在100M中,如果也用一根数据线来传送的话,时钟需要100M,这会带来一些问题,所以定义了MII接口,他是用4根数据线来传输数据的,这样在传送100M数据的时候,始终就从100MHZ降到了25MHZ。在10M速率时,时钟会降低到2.5MHZ,这样就实现了10M和100M的兼容。

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 MII接口包含四个部分。一是从MAC层到PHY层的数据发送接口,二是MAC层到PHY层的数据接收端口,三是PHY层到MAC层的状态指示信号,四是MAC层和PHY层之间传送控制和状态信息的MDIO接口。


MII接口的MAC模式定义:

 

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        图三MII接口的MAC模式定义

MII接口的PHY模式定义:

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                      图四MII接口的PHY模式定义

3.MII接口的时序特性

         
在MII接口中,TX的参考时钟是TX_CLK,RX的参考时钟是RX_威尼斯官方网站登录,CLK,802.3-2005定义了他们之间的关系。

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                       图五TX_CLK与其信号关系

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                         图六RX_CLK与其信号关系

          由图五和图六可知,数据传输是在时钟的上升沿。

4.MII信号的功能特性

     
 <1>.TX_CLK:TX_CLK是一个连续的时钟信号(即系统启动,该信号就一直存在),它是TX_EN,TXD,TX_ER(信号方向从RS到PHY)的参考时钟,TX_CLK由PHY驱动,频偏100PPM。

     
<2>.RX_CLK:RX_CLK与TX_CLK具有相同的要求,所不同的就是它是RX_DV,RXD,TX_ER(方向从PHY到RS)的参考时钟。RX_CLK同样是由PHY驱动,PHY可能从接收到的数据中提取时钟RX_CLK,也可以从一个名义上的参考时钟来驱动RX_CLK。

     
 <3>.TXD:TXD由RS驱动,同步于TX_CLK,在TX_CLK的时钟周期内,并且TX_EN有效,TXD上的数据被PHY接收,否则TXD的数据对PHY没有任何影响。

       
<4>.TX_ER:TX_ER同步于TX_CLK,在数据传输过程中,如果TX_ER有效超过一个时钟周期,并且此时TX_EN是有效的,则数据通道中传输的数据是无效的。当TX_ER有效并不影响工作在10Mb/s的PHY或者TX_EN无效时的数据传输。在MII接口的连线中,如果TX_ER信号线没有用到,必须将它下拉。

       
<5>.RX_DV:RX_DV同步于RX_CLK,被PHY驱动,它的作用如同TX_EN,不同的是时序上有一点差别:为了让数据能够成功的被RS接收,要求RX_DV的有效时间必须覆盖整个FRAME的过程。

       
<6>.RXD:RXD由PHY驱动,同步于RX_CLK,在TX_CLK的时钟周期内,并且RX_DV有效,RXD上的数据被RS接收,否则RXD的数据对PHY没有任何影响。

       
 <7>.RX_ER:RX_ER同步于RX_CLK,其在RX通道中的作用类似于TX_ER。

       
 <8>.CRS:CRS不需要同步于参考时钟,只要通道存在接收或者发送过程,CRS就需要有效。CRS只用于半双工模式,全双工时无效(可以不接)。

         
 <9>.COL:COL不需要同步于参考时钟,COL只用于半双工模式,全双工时无效(可以不接)。

5.MII的管理接口

     
MII的管理接口(MMII)包含两根线,即MDC和MDIO,通过它,MAC芯片(或其它控制芯片)可以访问物理层芯片的寄存器,并通过这些寄存器来对物理芯片进行控制和管理。MMII接口描述如下:

     
 MDC:管理接口时钟信号,他是一个非周期信号,信号的最小周期为400ns(一般芯片给出的最大频率为8.3MHZ),最小正电平时间和负电平时间为160ns,最大正电平时间无限制。他与TX_CLK和RX_CLK无任何关系。

       
 MDIO是一根双向数据线。用来传送MAC到PHY的控制信息和PHY的状态信息。MDIO与MDC时钟同步,在MDC上升沿有效。MDIO管理接口数据帧结构如下:

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            图七MDIO管理接口数据帧结构

帧结构各域的含义如下:

PRE:帧前缀,为32个连续“1”,这些前缀不是必要的,某些物理层芯片的MDIO没有这些。

ST:帧开始标志,出现“01”标示帧开始。

OP:读写操作,“10”标示读,“01”标示写。

PHYAD:PHY地址,5BIT数据,每个PHY芯片都把这5bit数据与自身地址进行比较,若匹配则进行后面的操作,若不匹配,则忽略后面的操作。

REGAD:用来选择PHY芯片的32个寄存器中的某一个。

TA:状态转换,若为读操作,则第一比特MDIO为高阻状态,第二比特时由物理层芯片使MDIO置“0”。若为写操作,则MDIO仍由MAC信号控制,输出“10”。

DATA:寄存器数据,16bit,若为读操作,则为PHY到MAC,若为写操作,则为MAC到PHY。

IDLE:帧结束后的空闲状态,此时MDIO无源驱动,处于高阻状态,但一般用上拉电阻使其处于高电平,即MDIO引脚需要上拉。

MDIO的时序如下:

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                  图八MDIO操作时序图

       
MII接口也有一些不足之处,主要就是接口信号线比较多,总共14根信号线(不包含MDC和MDIO),当交换机芯片端口数较多时,会造成芯片的管脚数很多的问题,后来衍生了RMII和SMII接口。

二、SMII接口分析

1.SMII接口信号定义

        SMII(serial
MII)接口又叫串行MII接口。它包括TXD、RXD、SYNC三类信号线。另外所有的端口共用一个时钟信号CLOCK,此时时钟信号频率是125MHZ,TXD、RXD和SYNC都与此时钟同步。为什么用125MHZ,是因为数据线里会传送一些控制信息(并不是通常理解的需要进行4B/5B编解码,因为编解码在PHY中已经完成)。SYNC是数据收发的同步信号,它每10个时钟周期置一次高电平,指示同步。TXD和RXD上收发的数据和控制信息,它们以10个bit为一组,以SYNC为高电平来只是一组数据的开始,每一组的数据的含义见后面。可以看出,SMII接口所需要的信号线每个端口只有三根,比MII(14)少了很多。

SMII接口的MAC定义:

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                图九SMII接口的MAC定义

SMII接口的PHY定义:

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                       图十SMII接口的PHY定义

2.SMII接口时序特性

1.SMII接口发送时序如图十一:

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                              图十一SMII的发送时序

从波形可以看出,在SYNC变高后的10个周期内,TXD上一次输出一组10bit的数据,即TXER、TX_EN(控制信号)、TXD[0:7]。这些数据和控制信息的含义与MII接口的含义相同。物理层芯片在接收到这些数据和控制信息后做与MII接口相同的处理。在100M速率中,每一组的内容都是变换的,在10M速率中,每一组的数据则要重复10次,物理层芯片采样任何一组都可以。

2.SMII接口接收时序如图十二:

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